【专利解密】联芯半导体抢得市场先机

凭借28纳米芯片需求，联芯第一季度营运顺利转营，单季获利较去年第四季的小幅亏损有了大幅改善。

在双镶嵌工艺的后段制作工艺中，必须去除在执行蚀刻步骤以形成开口之后残留的污染物，例如氧化铜、微粒或聚合物。在常规清洁步骤中，常使用溶剂去除。然而，清洁步骤引起的铜损失可能导致电性失效，并且影响到制作工艺良率。目前，该技术领域仍缺乏即时监控技术可以在线立即的发现到清洁步骤后的铜损失制作工艺缺陷，而是需要通过费时的晶片侦测和故障分析才能过滤出电性功能不良的芯片。

为此，联芯于2021年8月26日申请了一项名为“半导体元件”的发明专利（申请号: 202110987051.8）,申请人为联芯集成电路制造(厦门)有限公司。

图1 半导体元件制作方法示意图

图1为半导体元件制作方法示意图，半导体中包含基底100，其上具有切割道区域SL和主动电路区域CR且二者临近。在基底上有第一介电层110，其上形成有盖层112。在主动电路区域内的第一介电层中有铜内连结构ML。在切割道区域内的第一介电层中有铜线段MS，构成监控图案MP。铜线段MS包含第一末端E1和第二末端E2，第二末端电耦合到电荷累积结构CAS。盖层112上另形成有第二介电层120，其上为图案层130，图案层上形成平坦化层140，其上又形成光致抗蚀剂图案层PR。接着，进行各向异性干蚀刻制作工艺，向下蚀刻光致抗蚀剂图案层、平坦化层，以及未被图案层遮盖住的第二介电层和盖层，然后继续进行清洁制作工艺，去除残留的污染物。

图2 切割道区域内监控图案示意图

图2为切割道区域内监控图案示意图，监控图案MP在切割道区域SL中，其中包含嵌入第一介电层中并且沿第一方向D1延伸的铜线段，铜线段MS包含第一末端E1，其具有第一侧壁面S1、第二侧壁面S2和位于他们之间的顶面TS。第二介电层覆盖第一介电层和铜线段。狭缝开口位于第二介电层中并延伸至第一介电层中，从而暴露出铜线段的顶面TS、第一侧壁面S1及第二侧壁面S2。狭缝开口沿与第一方向正交的第二方向延伸。铜线段的一端面ES暴露在狭缝开口中。

本发明的主要特点在于：狭缝开口沿与第一方向正交的第二方向延伸，如此能够使铜线段显露出第一末端的第一侧壁面、第二侧壁面和顶面。这使得进行电子显微镜扫描时，可以在第二方向通过狭缝开口以倾斜的角度对铜线段进行检测，实现了在线立即的监控铜损失制作工艺缺陷。而且，通过使铜线段的第二末端电耦合到电荷累积结构CAS，例如，电容器的上电极板或者电感器，大幅的增加了监测的灵敏度。

简而言之，联芯的半导体专利，通过在第二方向经狭缝开口以倾斜的角度对铜线段进行检测，可以实现在线立即的监控，及时发现清洁步骤后的铜损失制作工艺缺陷。

联芯致力于集成电路制造，提供客户在中国制造芯片的选择，同时贴近国内市场，满足更多本地IC设计业者的需求。联芯将发挥科技无所不在的影响力，成就更美好的未来。

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